電子所Access IC Lab研究團隊再創佳績

可喜可賀的光榮時刻─臺大電子所Access IC Lab研究團隊屢創佳績。日前由指導教授吳安宇博士、共同指導教授劉宗德博士、電子所碩士生吳佳衡、電子所博士生陳庭笙、博士生李鼎元所組成團隊，以解決神經網路(Neural Network)中，對於比對結果所造成的運算瓶頸為出發點，開發出可高速平行比對且低延遲之勝者全拿電路。其投稿論文以「Low-Latency Voltage-Racing Winner-Take-All (VR-WTA) Circuit for Acceleration of Learning Engine」為題目，獲選2017年IEEE International Symposium on VLSI Design, Automation & Test (VLSI-DAT) 最佳論文獎。本屆VLSI-DAT的最佳論文獎是從34篇被接受的論文中，經過最佳論文評選小組，針對論文技術與創新、現場簡報品質評分，外加論文撰寫品質等綜合考量下，經由評選委員的共同討論，評選出的最佳論文。此項研究成果不僅對VLSI設計技術有突破性的貢獻，為未來深度學習研究領域更往前邁進一步，亦再度肯定了臺大在IC設計領域的前瞻性與研究領導性！

What is「VLSI-DAT」?

VLSI-DAT是全球先進半導體技術學術會議之一，每年邀集半導體設計、設計自動化及測試等領域的國內外知名學者專家，針對全球半導體產業技術走向提出精闢分析、發表前瞻論文並提供技術的展望。2017年VLSI-DAT研討會包含3場joint plenary sessions以及2場 joint sessions (與VLSI-TSA共同舉辦)、10場regular sessions、3場深度短期課程，以及2016年最佳論文獎頒獎典禮，吸引全球各地半導體上中下游業者、研究與學術機構、及產業研究單位等近千人與會。除了國內外的受邀講者外，2017年VLSI-DAT研討會，計有34篇來自世界各國的精選論文於會中發表，這些今年獲選發表的論文，皆採公開徵稿匿名審查方式，經由大會議程委員召開論文評選會議從數十篇投稿論文中選出，與會之國內外學員對論文品質與報告表現皆給予高度肯定。

低延遲電壓競賽勝者全取電路

隨著機器學習以及深度學習的發展，即時學習、即時分類逐漸成為重大議題。近年來，許多對於神經網路(Neural Network)的硬體加速設計分別被提出，其中分別有使用類比方式以及數位方式實現的電路架構，但都無法兼顧高吞吐量、低延時、高精度等需求。而此低延遲勝者全拿電路結合了以上兩種方式的優點，解決現有架構的運算瓶頸；因此低延遲電壓競賽勝者全拿電路突破原本神經網路中成為運算瓶頸的平行比對問題，以提供協助及時學習以及分類運算。除此之外，運算所需的功率消耗向來也是設計上須被考量的要素，因此在此架構中也使用了提前淘汰敗者的機制來節省不需要的功耗，以達到低功耗的設計。此電路架構能透過平行化的運算來協助神經網路運算時的分群運算，大幅度的提升運算速度，以達到即時的學習以及分類。

成員現況

電子所研究團隊包括吳安宇教授、劉宗德助理教授、博士生陳庭笙、李鼎元與碩士生吳佳衡。吳安宇教授，電機系1987年畢業，劉宗德教授，電機系2002年畢業。